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# sv_lib
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sv_lib是一系列systemverilog lab的合集，帮助学习sv的特性。
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## 项目列表
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| 项目 | 描述 | 状态 | 备注 |
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| [1_hierarchy](./1_hierarchy) | 对层次路径的解析测试 | 100% | |
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| [2_vcs_comp](./2_vcs_comp) | 使用三步编译和分块编译加快编译速度 | 100% | |
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| [3_timing_check](./3_timing_check) | 时序检查函数相关研究 | 50% | |
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| [4_class](./4_class) | 基类和扩展类关系研究 | 100% | |
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| [5_clock_block](./5_clock_block) | 研究时钟块的延时 | 0% | |
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