sv_lib
sv_lib是一系列systemverilog lab的合集，帮助学习sv的特性。
项目列表
| 项目 | 描述 | 状态 | 备注 |
|---|---|---|---|
| 1_hierarchy | 对层次路径的解析测试 | 100% | |
| 2_vcs_comp | 使用三步编译和分块编译加快编译速度 | 100% | |
| 3_timing_check | 时序检查函数相关研究 | 50% | |
| 4_class | 基类和扩展类关系研究 | 100% | |
| 5_clock_block | 研究时钟块的延时 | 0% |
sv_lib是一系列systemverilog lab的合集，帮助学习sv的特性。
| 项目 | 描述 | 状态 | 备注 |
|---|---|---|---|
| 1_hierarchy | 对层次路径的解析测试 | 100% | |
| 2_vcs_comp | 使用三步编译和分块编译加快编译速度 | 100% | |
| 3_timing_check | 时序检查函数相关研究 | 50% | |
| 4_class | 基类和扩展类关系研究 | 100% | |
| 5_clock_block | 研究时钟块的延时 | 0% |