sv_lab/ReadMe.md
2024-12-02 21:32:42 +08:00

486 B
Raw Blame History

sv_lib

sv_lib是一系列systemverilog lab的合集帮助学习sv的特性。

项目列表

项目 描述 状态 备注
1_hierarchy 对层次路径的解析测试 100%
2_vcs_comp 使用三步编译和分块编译加快编译速度 80%